- Enkonduko al PCIe 5.0-specifoj
La specifo PCIe 4.0 estis kompletigita en 2017, sed ĝi ne estis subtenata de konsumantaj platformoj ĝis la serio Rydragon 3000 de 7nm de AMD, kaj antaŭe nur produktoj kiel ekzemple superkomputado, entreprena klasa altrapida stokado kaj retaj aparatoj uzis PCIe 4.0-teknologion.Kvankam PCIe 4.0-teknologio ankoraŭ ne estis aplikata grandskale, la PCI-SIG-organizo delonge disvolvas pli rapidan PCIe 5.0, la signala indico duobliĝis de la nuna 16GT/s al 32GT/s, la bendolarĝo povas atingi 128GB/ s, kaj la versio 0.9/1.0-specifo estis kompletigita.v0.7-versio de la norma teksto PCIe 6.0 estis sendita al membroj, kaj la evoluo de la normo estas survoje.La pinfrekvenco de PCIe 6.0 estis pliigita al 64 GT/s, kio estas 8 fojojn tiu de PCIe 3.0, kaj la bendolarĝo en x16 kanaloj povas esti pli granda ol 256GB/s.Alivorte, la nuna rapideco de PCIe 3.0 x8 postulas nur unu PCIe 6.0-kanalon por atingi.Koncerne v0.7, PCIe 6.0 atingis la plej multajn el la originalaj funkcioj anoncitaj, sed la elektra konsumo ankoraŭ pliboniĝas.d, kaj la normo lastatempe enkondukis la L0p-potencan agordan ilaron.Kompreneble, post la anonco en 2021, PCIe 6.0 povas esti komerce havebla en 2023 aŭ 2024 plej frue.Ekzemple, PCIe 5.0 estis aprobita en 2019, kaj nur nun ekzistas aplikaj kazoj.
Kompare kun la antaŭaj normaj specifoj, PCIe 4.0-specifoj venis relative malfrue.PCIe 3.0-specifoj estis lanĉitaj en 2010, 7 jarojn post la enkonduko de PCIe 4.0, do la vivo de PCIe 4.0-specifoj povas esti mallonga.Aparte, iuj vendistoj komencis desegni PCIe 5.0 PHY fizikajn tavolajn aparatojn.
La PCI-SIG-organizo atendas, ke la du normoj kunekzistos dum iom da tempo, kaj PCIe 5.0 estas ĉefe uzata por alt-efikecaj aparatoj kun pli altaj trafluaj postuloj, kiel Gpus por AI, retaj aparatoj ktp, kio signifas, ke PCIe 5.0 estas. pli verŝajne aperos en datumcentro, reto kaj HPC-medioj.Aparatoj kun malpli bendolarĝaj postuloj, kiel labortabloj, povas uzi PCIe 4.0.
Por PCIe 5.0, la signala indico estis pliigita de PCIe 4.0′s 16GT/s al 32GT/s, daŭre uzante 128/130-kodigon, kaj la x16-bendolarĝo estis pliigita de 64GB/s al 128GB/s.
Krom duobligi la bendolarĝon, PCIe 5.0 alportas aliajn ŝanĝojn, ŝanĝante la elektran dezajnon por plibonigi signalan integrecon, malantaŭan kongruon kun PCIe kaj pli.Krome, PCIe 5.0 estis desegnita kun novaj normoj, kiuj reduktas latencian kaj signalan malfortiĝon sur longaj distancoj.
La PCI-SIG-organizo atendas kompletigi la 1.0-version de la specifo en Q1 ĉi-jare, sed ili povas evoluigi normojn, sed ili ne povas kontroli kiam la fina aparato estas enkondukita en la merkaton, kaj estas atendite ke la unua PCIe 5.0 aparatoj debutos ĉi-jare, kaj pli da produktoj aperos en 2020. Tamen, la bezono de pli altaj rapidoj instigis la norman korpon difini la sekvan generacion de PCI Express.La celo de PCIe 5.0 estas pliigi la rapidecon de la normo en la plej mallonga ebla tempo.Tial, PCIe 5.0 estas dizajnita por simple pliigi la rapidecon al la PCIe 4.0 normo sen iuj aliaj gravaj novaj funkcioj.
Ekzemple, PCIe 5.0 ne subtenas PAM 4-signalojn kaj nur inkluzivas la novajn funkciojn necesajn por ebligi la PCIe-normon subteni 32 GT/s en la plej mallonga ebla tempo.
Aparataj defioj
La ĉefa defio en preparado de produkto por subteni PCI Express 5.0 estos rilata al kanallongo.Ju pli rapida la signala indico, des pli alta estas la portanta frekvenco de la signalo transdonita tra la komputila tabulo.Du specoj de fizika damaĝo limigas la amplekson en kiu inĝenieroj povas disvastigi PCIe-signalojn:
· 1. Malfortiĝo de kanalo
· 2. Reflektadoj kiuj okazas en la kanalo pro impedanco malkontinuecoj en pingloj, konektiloj, tra-truoj kaj aliaj strukturoj.
La specifo PCIe 5.0 uzas kanalojn kun -36dB-malfortiĝo ĉe 16 GHz.La frekvenco 16 GHz reprezentas la Nyquist-frekvencon por 32 GT/s ciferecaj signaloj.Ekzemple, kiam la signalo PCIe5.0 komenciĝas, ĝi povas havi tipan pint-al-pintan tension de 800 mV.Tamen, post trapaso de la rekomendita -36dB-kanalo, ajna simileco al malfermita okulo estas perdita.Nur aplikante dissendilon bazitan egaligon (malakcentado) kaj ricevilan egaligon (kombinaĵo de CTLE kaj DFE) la signalo PCIe5.0 povas pasi tra la sistemkanalo kaj esti precize interpretita fare de la ricevilo.La minimuma atendata okulalteco de signalo PCIe 5.0 estas 10mV (post-egaligo).Eĉ kun preskaŭ perfekta malalt-agita dissendilo, signifa malfortiĝo de la kanalo reduktas la signalamplitudon al la punkto kie ajna alia speco de signaldifekto kaŭzita de reflektado kaj krucparolado povas esti fermita por restarigi la okulon.
Afiŝtempo: Jul-06-2023