- Enkonduko al PCIe 5.0 specifoj
La specifo PCIe 4.0 estis kompletigita en 2017, sed ĝi ne estis subtenata de konsumantaj platformoj ĝis la 7nm Rydragon 3000 serio de AMD, kaj antaŭe nur produktoj kiel superkomputiloj, entrepren-nivelaj altrapidaj stokado kaj retaj aparatoj uzis la teknologion PCIe 4.0. Kvankam la teknologio PCIe 4.0 ankoraŭ ne estis aplikita grandskale, la organizo PCI-SIG delonge disvolvas pli rapidan PCIe 5.0, la signalrapideco duobliĝis de la nunaj 16GT/s ĝis 32GT/s, la bendlarĝo povas atingi 128GB/s, kaj la versio 0.9/1.0 specifo estas kompletigita. La versio v0.7 de la normo PCIe 6.0 estis sendita al la membroj, kaj la disvolviĝo de la normo estas laŭplane. La pingla rapido de PCIe 6.0 estis pliigita al 64 GT/s, kio estas 8-oble pli alta ol tiu de PCIe 3.0, kaj la bendlarĝo en x16-kanaloj povas esti pli granda ol 256GB/s. Alivorte, la nuna rapideco de PCIe 3.0 x8 postulas nur unu PCIe 6.0 kanalon por atingi. Koncerne v0.7, PCIe 6.0 atingis la plej multajn el la funkcioj origine anoncitaj, sed la energikonsumo ankoraŭ plu pliboniĝas.d, kaj la normo nove enkondukis la L0p-potencan agordan ilaron. Kompreneble, post la anonco en 2021, PCIe 6.0 povus esti komerce havebla en 2023 aŭ 2024 plej frue. Ekzemple, PCIe 5.0 estis aprobita en 2019, kaj nur nun ekzistas aplikaj kazoj.
Kompare kun la antaŭaj normaj specifoj, la specifoj de PCIe 4.0 alvenis relative malfrue. La specifoj de PCIe 3.0 estis enkondukitaj en 2010, 7 jarojn post la enkonduko de PCIe 4.0, do la daŭro de la specifoj de PCIe 4.0 povus esti mallonga. Aparte, kelkaj vendistoj komencis desegni aparatojn de la fizika tavolo PCIe 5.0 PHY.
La organizaĵo PCI-SIG atendas, ke la du normoj kunekzistos dum iom da tempo, kaj PCIe 5.0 estas ĉefe uzata por alt-efikecaj aparatoj kun pli altaj trairaj postuloj, kiel ekzemple GPU-oj por AI, retaj aparatoj, ktp., kio signifas, ke PCIe 5.0 pli verŝajne aperos en datumcentroj, retaj kaj HPC-medioj. Aparatoj kun malpli da bendolarĝaj postuloj, kiel ekzemple labortabloj, povas uzi PCIe 4.0.
Por PCIe 5.0, la signalrapideco pliiĝis de 16GT/s de PCIe 4.0 ĝis 32GT/s, ankoraŭ uzante kodigon 128/130, kaj la bendlarĝo de x16 pliiĝis de 64GB/s ĝis 128GB/s.
Aldone al duobligo de la bendlarĝo, PCIe 5.0 alportas aliajn ŝanĝojn, ŝanĝante la elektran dezajnon por plibonigi signalintegrecon, retrokongruecon kun PCIe, kaj pli. Krome, PCIe 5.0 estis desegnita kun novaj normoj, kiuj reduktas latentecon kaj signalmalfortiĝon trans longaj distancoj.
La organizo PCI-SIG atendas kompletigi la 1.0-version de la specifo en la unua kvaronjaro de ĉi tiu jaro, sed ili povas evoluigi normojn, sed ili ne povas kontroli kiam la fina aparato estos enkondukita sur la merkaton, kaj oni atendas, ke la unuaj PCIe 5.0-aparatoj debutos ĉi-jare, kaj pli da produktoj aperos en 2020. Tamen, la bezono de pli altaj rapidoj instigis la normigan organizaĵon difini la sekvan generacion de PCI Express. La celo de PCIe 5.0 estas pliigi la rapidon de la normo en la plej mallonga ebla tempo. Tial, PCIe 5.0 estas desegnita simple por pliigi la rapidon al la normo PCIe 4.0 sen iuj aliaj signifaj novaj funkcioj.
Ekzemple, PCIe 5.0 ne subtenas PAM 4-signalojn kaj nur inkluzivas la novajn funkciojn necesajn por ebligi al la PCIe-normo subteni 32 GT/s en la plej mallonga ebla tempo.
Aparataj defioj
La ĉefa defio en preparado de produkto por subteni PCI Express 5.0 estos rilata al la kanallongo. Ju pli rapida la signalrapideco, des pli alta la portantofrekvenco de la signalo transdonita tra la komputila plato. Du specoj de fizikaj damaĝoj limigas la amplekson, je kiu inĝenieroj povas disvastigi PCIe-signalojn:
· 1. Malfortiĝo de kanalo
· 2. Reflektoj okazantaj en la kanalo pro impedancaj malkontinuecoj en stiftoj, konektiloj, tratruoj kaj aliaj strukturoj.
La specifo PCIe 5.0 uzas kanalojn kun -36dB-atenuiĝo je 16 GHz. La frekvenco 16 GHz reprezentas la Nyquist-frekvencon por ciferecaj signaloj je 32 GT/s. Ekzemple, kiam la PCIe5.0-signalo komenciĝas, ĝi povas havi tipan pinton-al-pintan tension de 800 mV. Tamen, post pasado tra la rekomendita -36dB-kanalo, ĉia simileco al malfermita okulo perdiĝas. Nur per apliko de egaligilo bazita sur la sendilo (malakcentado) kaj egaligilo bazita sur la ricevilo (kombinaĵo de CTLE kaj DFE) la PCIe5.0-signalo povas pasi tra la sistema kanalo kaj esti precize interpretita de la ricevilo. La minimuma atendata okulalto de PCIe 5.0-signalo estas 10 mV (post-egaligo). Eĉ kun preskaŭ perfekta malalt-jitter-dissendilo, signifa atenuiĝo de la kanalo reduktas la signalamplitudon ĝis la punkto, kie ajna alia tipo de signaldamaĝo kaŭzita de reflekto kaj krucparolado povas esti fermita por restarigi la okulon.
Afiŝtempo: 06-07-2023
